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제품

논리 및 플립플롭-SN74LVC74APWR

간단한 설명:

SNx4LVC74A 장치는 두 개의 포지티브 에지 트리거 D형 플립플롭을 하나의 편리한 장치에 통합했습니다.
장치.
SN54LVC74A는 2.7V~3.6V VCC 작동용으로 설계되었으며 SN74LVC74A는 다음을 위해 설계되었습니다.
1.65V~3.6V VCC 작동.프리셋(PRE) 또는 클리어(CLR) 입력의 낮은 레벨은 다른 입력의 레벨에 관계없이 출력을 설정하거나 재설정합니다.PRE 및 CLR이 비활성화(높음)되면 설정 시간 요구 사항을 충족하는 데이터(D) 입력의 데이터가 클록 펄스의 양의 방향 에지에서 출력으로 전송됩니다.클록 트리거링은 전압 레벨에서 발생하며 클록 펄스의 상승 시간과 직접적인 관련이 없습니다.유지 시간 간격에 따라 출력 레벨에 영향을 주지 않고 D 입력의 데이터를 변경할 수 있습니다.데이터 I/O 및 제어 입력은 과전압을 견딜 수 있습니다.이 기능을 사용하면 혼합 전압 환경에서 하향 변환에 이러한 장치를 사용할 수 있습니다.


제품 상세 정보

제품 태그

제품 속성

유형 설명
범주 집적회로(IC)

논리

플립플롭

제조업체 텍사스 인스트루먼트
시리즈 74LVC
패키지 테이프 및 릴(TR)

컷테이프(CT)

Digi-Reel®

제품상태 활동적인
기능 설정(프리셋) 및 재설정
유형 D형
출력 유형 보완적인
요소 수 2
요소당 비트 수 1
클록 주파수 150MHz
최대 전파 지연 @ V, 최대 CL 5.2ns @ 3.3V, 50pF
트리거 유형 포지티브 에지
전류 - 출력 높음, 낮음 24mA, 24mA
전압 - 공급 1.65V ~ 3.6V
전류 - 대기(Iq) 10μA
입력 커패시턴스 5pF
작동 온도 -40°C ~ 125°C(타)
장착 유형 표면 실장
공급자 장치 패키지 14-TSSOP
패키지/케이스 14-TSSOP(0.173", 4.40mm 폭)
기본 제품 번호 74LVC74


문서 및 미디어

리소스 유형 링크
데이터시트 SN54LVC74A, SN74LVC74A
특별 상품 아날로그 솔루션

로직 솔루션

PCN 포장 릴 2018년 7월 10일

릴 2018년 4월 19일

HTML 데이터시트 SN54LVC74A, SN74LVC74A
EDA 모델 SnapEDA의 SN74LVC74APWR

Ultra Librarian의 SN74LVC74APWR

환경 및 수출 분류

기인하다 설명
RoHS 상태 ROHS3 준수
수분 민감도 수준(MSL) 1(무제한)
REACH 상태 REACH 영향을 받지 않음
ECCN EAR99
HTSUS 8542.39.0001

플립플롭 및 래치

플립플롭그리고걸쇠정보를 저장하는 데 사용할 수 있는 두 가지 안정 상태를 갖는 일반적인 디지털 전자 장치이며 하나의 플립플롭 또는 래치가 1비트의 정보를 저장할 수 있습니다.

쌍안정 게이트라고도 알려진 플립플롭(FF로 약칭)은 쌍안정 플립플롭이라고도 알려져 있으며 두 가지 상태에서 작동할 수 있는 디지털 논리 회로입니다.플립플롭은 트리거라고도 하는 입력 펄스를 수신할 때까지 해당 상태를 유지합니다.입력 펄스가 수신되면 플립플롭 출력은 규칙에 따라 상태를 변경한 다음 다른 트리거가 수신될 때까지 해당 상태를 유지합니다.

펄스 레벨에 민감한 래치는 클럭 펄스 레벨에 따라 상태를 변경합니다. 래치는 레벨 트리거 저장 장치이며 데이터 저장 동작은 래치가 펄스 레벨에 있는 경우에만 입력 신호의 레벨 값에 따라 달라집니다. 상태를 활성화하면 출력은 데이터 입력에 따라 변경됩니다.래치는 플립플롭과 다르며, 데이터를 래칭하는 것이 아니며, 출력 신호는 입력 신호에 따라 변경됩니다. 마치 신호가 버퍼를 통과하는 것과 같습니다.래치 신호가 래치 역할을 하면 데이터가 잠기고 입력 신호가 작동하지 않습니다.래치는 투명 래치라고도 하는데, 이는 래치되지 않은 경우 출력이 입력에 투명함을 의미합니다.

래치와 플립플롭의 차이점
래치(Latch)와 플립플롭(Flip-Flop)은 메모리 기능을 갖춘 이진 저장 장치로, 다양한 타이밍 논리 회로를 구성하는 기본 장치 중 하나이다.차이점은 다음과 같습니다. 래치는 모든 입력 신호와 관련이 있으며 입력 신호가 래치 변경을 변경할 때 클록 터미널이 없습니다.플립플롭은 클록에 의해 제어되며, 클록이 현재 입력을 샘플링하기 위해 트리거될 때만 출력을 생성합니다.물론 래치와 플립플롭 모두 타이밍 로직이기 때문에 출력은 현재 입력뿐만 아니라 이전 출력과도 관련이 있다.

1. 래치는 동기 제어가 아닌 레벨에 의해 트리거됩니다.DFF는 클록 에지 및 동기 제어에 의해 트리거됩니다.

2, 래치는 입력 레벨에 민감하고 배선 지연의 영향을 받으므로 출력에서 ​​버가 발생하지 않는지 확인하기가 어렵습니다.DFF는 버가 발생할 가능성이 적습니다.

3, 게이트 회로를 사용하여 래치 및 DFF를 구축하는 경우 래치는 DFF보다 게이트 리소스를 덜 소비하며 이는 DFF보다 래치에 탁월한 위치입니다.따라서 ASIC에서 래치를 사용하는 통합은 DFF보다 높지만 FPGA에서는 그 반대입니다. 왜냐하면 FPGA에는 표준 래치 장치가 없지만 DFF 장치가 있고 LATCH를 구현하려면 두 개 이상의 LE가 필요하기 때문입니다.래치는 활성화 종료와 동일한 레벨 트리거이며 활성화 후(활성화 레벨 시)는 와이어와 동일하며 출력은 출력에 따라 달라집니다.활성화되지 않은 상태에서는 원래 신호를 유지하기 위해 플립플롭의 차이를 볼 수 있습니다. 실제로 여러 번 래치가 ff를 대체할 수는 없습니다.

4, 래치는 정적 타이밍 분석이 매우 복잡해집니다.

5, 현재 래치는 인텔의 P4 CPU와 같은 최고급 회로에서만 사용됩니다.FPGA에는 래치 장치가 있으며 레지스터 장치는 래치 장치로 구성될 수 있습니다. Xilinx v2p 매뉴얼에서는 레지스터/래치 장치로 구성되며 첨부 파일은 Xilinx 하프 슬라이스 구조 다이어그램입니다.다른 모델과 FPGA 제조업체는 확인하지 않았습니다.--개인적으로는 xilinx가 altera를 직접 일치시키는 것이 더 문제가 될 수 있다고 생각합니다. 몇 가지 LE를 수행하려면 xilinx 장치가 아니라 각 슬라이스를 그렇게 구성할 수 있습니다. altera의 유일한 DDR 인터페이스에는 일반적으로 특수 래치 장치만 있습니다. 래치 설계에는 고속 회로가 사용됩니다.altera의 LE는 래치 구조가 없으며 sp3 및 sp2e를 확인하고 다른 항목은 확인하지 않아도 설명서에 이 구성이 지원된다고 나와 있습니다.altera에 대한 wangdian 표현이 맞습니다. altera의 ff는 래치로 구성할 수 없으며 조회 테이블을 사용하여 래치를 구현합니다.

일반적인 설계 규칙은 대부분의 설계에서 래치를 피하는 것입니다.타이밍이 완료되면 디자인할 수 있으며 매우 숨겨져 있어 베테랑이 아닌 사람은 찾을 수 없습니다.걸쇠의 가장 큰 위험은 버를 걸러내지 않는 것입니다.이는 회로의 다음 레벨에 매우 위험합니다.따라서 D 플립플롭 위치를 사용할 수 있는 한 래치를 사용하지 마십시오.


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